12月12日,上海集成电路2024年度产业发展论坛暨第三十届集成电路设计业展览会(以下简称:ICCAD-Expo 2024)在上海世博展览馆盛大闭幕。本次大会以 “智慧上海,芯动世界”为主题,深入探讨了集成电路产业设计、互联、封装、测试等技术进展和重大成果应用展示,旨在增强中国集成电路产业链的综合能力。
晟联科作为国内领先的高速接口IP供应商,致力于为加速算力提供高速接口解决方案。本次ICCAD-Expo 2024展上,携自研的高速接口IP组合解决方案16G/32G UCIe、56G/112G SerDes和PCIe 6.0的最新解决方案实测性能亮相ICCAD-Expo 2024,收获现场观众一致关注与好评。
一、三大IP组合齐亮相,重塑国产高速接口IP性能
本次ICCAD-Expo 2024展会上,晟联科展出三大高速接口IP解决方案。重点展示了晟联科16G UCIe IP解决方案,这是一款低功耗、低延迟芯粒间(Die-to-Die)互联的多速率 UCIe IP,严格遵守 UCIe 1.1/2.0 标准规范,提供丰富的测试和监控功能,包括错误注入、实时眼图扫描、多种环回模式。可用于同构和异构集成场景,并能跟市场主流的片上网络(NoC)做适配。
同时,为了应对HPC等大算力应用带来的挑战,晟联科还在G29展台展出112G SerDes,展示优异的实时BER数据,助力客户实现Chip-to-Chip高速互连,让分布式运行的多芯片集成为一颗高性能运行的芯片,做到低延时,高速率。同时支持同构和异构集成HPC芯片架构,并提供优秀的产品性能表现。
除此之外,晟联科还首次展出了PCIe 6.0 EVB板,在现场更是收获众多观众驻足,与晟联科技术专家、销售进行了深入的交流与讨论。
ICCAD-Expo 2024同期,晟联科联合创始人徐丹丰受邀出席IP与IC设计服务论坛,并带来了《晟联科32G/16G UCIe,提升Chiplet架构设计的灵活性》的主题演讲,同与会嘉宾分享了晟联科32G/16G UCIe 高速互联IP解决方案在各个领域的创新和产业落地情况,探讨高速IP,尤其是UCIe的最新未来趋势。
二、UCIe IP 能够助力芯片实现更高性能,加速推向Market Place形态
近年来,高速接口IP的出现成为促进高性能计算资源高效配置与利用的关键。基于UCIe的Die-to-Die Chiplet是实现More than Moore的重要手段之一。结合先进的2.5D和3D封装技术实现产业化应用,成为国内外芯片的主流设计选择。
目前,UCIe作为统一的接口标准,可以让不同Foundry,不同工艺之间的Chiplet互联,让Chiplet的封装成本和效率得到进一步优化,最终将Chiplet推向Market Place的终极形态。
三、晟联科高速接口IP,助力客户实现更大创新
晟联科UCIe IP解决方案作为一种低延时、低功耗和高性能的Chiplet芯片互联方案,正在为Chiplet的广泛应用场景赋能。目前在高性能计算(HPC)、数据中心、CPU、Accelerator等应用场景助力Chiplet实现低功耗和低延迟。
论坛上,徐丹丰向与会嘉宾介绍了晟联科32G/16G UCIe高速接口IP取得的成就和创新。同时晟联科的16G UCIe拥有3D纠错功能,可降低系统的设计复杂性。
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· RXSKEW
晟联科UCIe IP解决方案
1、支持标准化UCIe V1.1/2.0:从IP架构设计开始,严格遵守UCIe标准,设计过程中运行UCIe Verification IP来保证遵循规范
2、高带宽:32GT/s
3、低延时:快至2.x ns,国产领先
4、已经做过硅验证,客户可以放心使用
5、与合作伙伴合作,提供UCIe+NoC集成优化的打包方案
•UCIe Die-to-Die Bandwidth: 128GB/s per Module
•NoC Bandwidth: 1000GB/s
•UCIe Latency: 2.x ns
•NoC Latency: 15~20n
晟联科作为国内领先的高速接口IP供应商,致力于为加速算力提供高速接口解决方案。拥有涵盖远距离、低功耗、低延时的高速SerDes及UCIe IP、PCIe6.0高速接口IP解决方案,满足高性能计算。目前,晟联科UCIe+SerDes+PCIe 高速IP互联解决方案能经过多年的研发和积累,是国内少数在先进工艺,同时支持32G UCIe和112G SerDes的高速接口IP解决方案的公司,能够实现High Speed + Low Latency + Long Reach,助力HPC高性能计算等客户取得更大的创新。
(来源:点财网)